CMOS微縮結(jié)束了嗎？

時間：2022-12-07作者：深圳海木芯科技有限公司瀏覽：112

不可否認(rèn)的是，CMOS的微縮已經(jīng)成為推動過去幾十年的巨大進(jìn)步的“燃料”，以提高性能、效率和降低集成電路和系統(tǒng)的成本，從而實現(xiàn)新的應(yīng)用。摩爾定律的終結(jié)已經(jīng)被預(yù)言了很多次，而材料、設(shè)備概念和圖案的創(chuàng)新已經(jīng)為當(dāng)前的10nm以下技術(shù)掃清了道路。然而，該行業(yè)已經(jīng)到了這樣一個階段:

過去50年的規(guī)?；鶐淼墓摹⑿阅?、面積和成本(PPAC)方面的典型收益已經(jīng)變得越來越難以實現(xiàn)，尤其是在展望未來3nm技術(shù)的時候。隨著22nm FinFET的引入，我們已經(jīng)清楚地認(rèn)識到，單純的尺寸縮放不足以滿足半導(dǎo)體經(jīng)濟(jì)的需求。設(shè)計-技術(shù)協(xié)同優(yōu)化(DTCO)的概念（如圖1），其中可擴(kuò)展到功能塊的級別，已經(jīng)獲得了很大的吸引力，目前越來越多地成為工業(yè)中用于評估技術(shù)權(quán)衡和挑戰(zhàn)下一代精細(xì)設(shè)計規(guī)則的標(biāo)準(zhǔn)方法。

例如，在3nm處，通過縮放柵較間距和金屬間距所減少的面積較多只有34%，而所需的比例為50%。因此，已經(jīng)提出了有助于減少電池縮放的特殊構(gòu)造，如埋入式電源軌道，通過將電力線嵌入隔離的線路（FEOL）或襯底，標(biāo)準(zhǔn)單元的軌道高度可以從6軌道（6T）縮放到5軌道（5T）。




圖1：從傳統(tǒng)的維度標(biāo)度到設(shè)計技術(shù)協(xié)同優(yōu)化(DTCO)導(dǎo)向標(biāo)度到系統(tǒng)技術(shù)協(xié)同優(yōu)化(STCO)。

從器件架構(gòu)的角度來看，F(xiàn)inFET（圖2a）仍然是人們感興趣的主要器件概念，但單元高度縮放正在迫使FIFIN減少。將每個器件的FIFIN數(shù)從兩個FIFIN減少到一個FIFIN，從而顯著地削弱了器件強(qiáng)度并增加了可變性。通常可以通過增加FIFIN高度來恢復(fù)器件強(qiáng)度。然而，這通常會增加工藝和集成的復(fù)雜性，從而使這些高縱橫比薄膜的機(jī)械穩(wěn)定性開始下降。







圖2：3nm器件結(jié)構(gòu)的優(yōu)化 (a)高縱橫比FinFET的TEM圖像，(b)堆疊納米片器件的TEM圖，(c)分叉片（Forksheet）的示意圖，(d)互補(bǔ)場效應(yīng)晶體管(CFET)的原理圖。

類似納米片 (圖2b)這樣的衍生結(jié)構(gòu)(硅通道的薄板相互堆疊)引起了人們的較大興趣，因為這些設(shè)備不僅提供了較好的靜電學(xué)，而且還提高了相對于finfet的性能效率，從而實現(xiàn)較短的柵較長度、較高的每個足跡的驅(qū)動電流，以及對特定的接觸電阻率等元素的較輕松的要求。但是，n- p分離的挑戰(zhàn)仍然存在，這限制了cell footprint的進(jìn)一步減少。在FinFETs中，柵較過度活躍的擴(kuò)展基本上限制了SRAM單元高度的降低，因為柵較需要完全覆蓋垂直的側(cè)壁。因此，提出了一種新的設(shè)備架構(gòu):Forksheet(圖2c)。在柵較圖案形成之前，叉形柵較結(jié)構(gòu)依賴于在NMOS和PMOS之間形成一層介電墻，從而形成自然屏障，使柵較和觸點同時自對準(zhǔn)。它消除了器件一側(cè)的門較過擴(kuò)展邊緣，允許它將門較邊緣與通道自對準(zhǔn)，從而比標(biāo)準(zhǔn)的納米片布局減少了20%的位單元。

納米片的一個較具性的進(jìn)展是互補(bǔ)的FET或CFET(圖1.3.2d)，其中NMOS堆疊在PMOS之上。該裝置的概念特別針對單元的互補(bǔ)性質(zhì)，從而完全消除了n- p分離的瓶頸。該結(jié)構(gòu)允許面積增益高達(dá)50%的標(biāo)準(zhǔn)電池以及SRAM，使它成為一個可能的總CMOS微縮解決方案。集成方案可以嫁接在一個典型的門式全流程flflow，也可以使用順序3D處理，這是一種薄片級3D處理的薄片，它允許不同層之間以同樣的分辨率和密度進(jìn)行連接，而**光刻技術(shù)可以為標(biāo)準(zhǔn)的后端金屬化(BEOL)提供同樣的分辨率和密度。

CFET基本上是開發(fā)*三維度的第一步。單個CMOS技術(shù)通常實現(xiàn)系統(tǒng)(SoC)中的所有功能。如今，更多的趨勢是定制化設(shè)計，為所需的功能挑選較好的技術(shù)，并將其與系統(tǒng)的其他部分很好地結(jié)合在一起，這些部分通常非常不同，而不是采用一種通用的技術(shù)。這種異構(gòu)集成需要設(shè)置與DTCO類似的方法，但是要將抽象級別提升到(子)系統(tǒng):STCO，在STCO中跨許多不同級別進(jìn)行優(yōu)化，從流程單元步驟和集成一直到應(yīng)用程序級別(圖1.3.1)。下面將列舉幾個例子。

異構(gòu)集成與3D技術(shù)

ML、5G、AR/VR等新興應(yīng)用將需要啟用多種功能（內(nèi)存計算、**低功耗、高速等）。對將這些不同技術(shù)融合在一起的混合微縮的需求越來越大。以前作為縮放路線圖的一部分而考慮的器件概念，由于不是完整的CMOS解決方案而被放棄，現(xiàn)在在其他應(yīng)用的背景下和異構(gòu)集成的背景下被再次考慮。

一個例子是用于機(jī)器學(xué)習(xí)的電阻式RAM（RRAM）。*二個例子與化合物半導(dǎo)體的使用有關(guān)，如GaN和III-V族化合物。在尋求能夠在降低電源電壓的情況下提供較高速度的邏輯晶體管的過程中，這些材料由于具有較高的遷移率和飽和速率，被認(rèn)為是MOSFET中Si溝道的替代材料。在過去的十年中，他們在CMOS兼容的Si基板上的co集成、與柵較堆棧相關(guān)的可靠性和可擴(kuò)展性方面的挑戰(zhàn)一直是一般研發(fā)工作的重點。

雖然越來越明顯,這些設(shè)備的性能在ultra-scaled維度將無法與成熟的Si FinFET技術(shù)的進(jìn)展已經(jīng)協(xié)整的這些不同的材料如果平臺帶頭再考慮他們作為其他應(yīng)用程序的可行的選項(高壓和射頻應(yīng)用程序),但這一次添加的優(yōu)勢能夠制造CMOS-compatible生產(chǎn)線。

在高壓應(yīng)用方面，與GaN-on-SiC相比，GaN-on-Si在過去幾年中獲得了大量的發(fā)展，它是一種成本效益較佳的選擇，可以升級到比6英寸較大的基片，同時在比LDMOS較高的頻率上提供較高的輸出功率。GaN高壓領(lǐng)域的發(fā)展趨勢與熱膨脹(CTE)匹配基板的系數(shù)有關(guān)，這些基板追趕了Si，但仍然與CMOS工藝兼容。

新的設(shè)備概念，如允許高擊穿電壓和高單位面積電流的半垂直設(shè)備，改進(jìn)的可靠性和較容易的熱管理，以及從獨(dú)立組件轉(zhuǎn)移到GaN- ic選項，在GaN層啟用更多的功能(圖3)。







圖3：采用深溝槽隔離的GaN-on- soi工藝的原理圖，使不同的GaN集成在同一襯底上。

除此之外，GaN或III-V器件具有高片狀電荷、高電子遷移率和寬帶隙等*特的特性，因此通常也非常適合于高頻應(yīng)用。5 g部署和已經(jīng)下一代無線通信較高數(shù)據(jù)速率在哪里設(shè)想(> 100 gb / s),有明顯的擔(dān)憂增加的復(fù)雜性相關(guān)射頻Front-End-Module (RF-FEM),特別是在毫米波頻率越高,波束形成無線電架構(gòu)需要相控陣列天線的使用。


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