6ES7132-4BF50-0AA0西門(mén)子PLC

時(shí)間：2023-04-11作者：潯之漫智控技術(shù)(上海)有限公司瀏覽：35

6ES7132-4BF50-0AA0西門(mén)子PLC

電子模塊 用于 ET 200S，8 DO Sink Output， 24V/0.5A DC，15mm 結(jié)構(gòu)寬度， 1 件/包裝單位

西門(mén)子plc梯形圖語(yǔ)言沿襲了繼電器控制電路的形式，梯形圖是在常用的繼電器與接觸器邏輯控制基礎(chǔ)上簡(jiǎn)化了符號(hào)演變而來(lái)的， 下面我們來(lái)看看plc梯形圖編程時(shí)應(yīng)遵守的一些規(guī)則：

1)每個(gè)梯形圖的程序段都必須以輸出線圈或指令框( Box)結(jié)束，比較指令框(相當(dāng)于觸點(diǎn))、中線輸出線圈和上升沿、下降沿線圈不能用于程序段結(jié)束。

2)指令框的使能輸出端“ENO”可以和右邊的指令框的使能輸入端“EN”連接。

3)下列線圈要求布爾邏輯，即必須用觸點(diǎn)電路控制它們，它們不能與左側(cè)垂直“電源線”直接相連：輸出線圈、置位(S)線圈和復(fù)位(R)線圈;中線輸出線圈和上升沿、下降沿線圈;計(jì)數(shù)器和定時(shí)器線圈;邏輯非跳轉(zhuǎn)( JMPN);主控繼電器接通(MCR<);將RLO存入BR存儲(chǔ)器的SAVE線圈和返回線圈(RET)。

下面的線圈不允許布爾邏輯，即這些線圈必須與左側(cè)垂直“電源線”直接相連：主控繼電器( MCRA);主控繼電器關(guān)閉(MCRD)和打開(kāi)數(shù)據(jù)塊(OPN)。

其他線圈既可以用布爾邏輯操作也可以不用。

4)下列線圈不能用于并聯(lián)輸出：邏輯非跳轉(zhuǎn)( JMPN)、跳轉(zhuǎn)(JMP)、調(diào)用(CALL)和返回( RET)。

5)如果分支中只有一個(gè)元件，刪除這個(gè)元件時(shí)，整個(gè)分支也同時(shí)被刪掉：刪除一個(gè)指令框時(shí)，該指令框除主分支外所有的布爾輸入分支都將同時(shí)被刪除。

6)不允許生成引起短路的分支。







6ES7211-1BE40-0XB0	CPU 1211C   AC/DC/Rly,6輸入/4輸出,集成2AI
6ES7211-1AE40-0XB0	CPU 1211C   DC/DC/DC,6輸入/4輸出,集成2AI
6ES7211-1HE40-0XB0	CPU 1211C   DC/DC/Rly,6輸入/4輸出,集成2AI
6ES7212-1BE40-0XB0	CPU 1212C   AC/DC/Rly,8輸入/6輸出,集成2AI
6ES7212-1AE40-0XB0	CPU 1212C   DC/DC/DC,8輸入/6輸出,集成2AI
6ES7212-1HE40-0XB0	CPU 1212C   DC/DC/Rly,8輸入/6輸出,集成2AI
6ES7214-1BG40-0XB0	CPU 1214C   AC/DC/Rly,14輸入/10輸出,集成2AI
6ES7214-1AG40-0XB0	CPU 1214C   DC/DC/DC,14輸入/10輸出,集成2AI
6ES7214-1HG40-0XB0	CPU 1214C   DC/DC/Rly,14輸入/10輸出,集成2AI
6ES7215-1BG40-0XB0	CPU 1215C   AC/DC/Rly,14輸入/10輸出,集成2AI/2AO
6ES7215-1AG40-0XB0	CPU 1215C   DC/DC/DC,14輸入/10輸出,集成2AI/2AO
6ES7215-1HG40-0XB0	CPU 1215C   DC/DC/Rly,14輸入/10輸出,集成2AI/2AO
6ES72171AG400XB0	CPU 1217C   DC/DC/DC,14輸入/10輸出,集成2AI/2AO








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